2014年10月23日

同步FIFO的verilog描述

摘要: 1 /****************************************************** 2 A fifo controller verilog description. 3 ************************************************... 阅读全文

posted @ 2014-10-23 20:46 fkl523 阅读(883) 评论(0) 推荐(0) 编辑

任意整数分频Verilog(占空比50%)

摘要: 程序实现任意整数分频的功能,已在modelsim中通过验证。 1 //`define N 5 2 module div_N ( 3 input CLK, // 基准时钟 4 output CLK_div_N, // N分频后得到的时钟 5 input rst 6 ... 阅读全文

posted @ 2014-10-23 17:26 fkl523 阅读(822) 评论(0) 推荐(0) 编辑

跨时钟域接口转换电路

摘要: 1 module handshake( 2 input clka,wra_n,da,clkb,rst, 3 output reg [7:0] db, 4 output reg wrb_n 5 ); 6 7 reg ack,temp,req1; 8 reg [7:0] data; 9 always... 阅读全文

posted @ 2014-10-23 14:06 fkl523 阅读(446) 评论(0) 推荐(1) 编辑

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