Verilog语法中需注意的细节点

Verilog语法中需注意的细节点

1. integer 整型 须在 initial语句、always语句 外定义,Verilog区分大小写，关键字都是小写；
2. parameter 须在 module内部定义，局部常量；
3. define 可在任何地方定义(一般在module外部)，全局常量。
4. $monitor 只要参数变化就触发。必须放在 initial块 内部。
5. case的用法：
case(sel)
    2'b00: out=in0;
    2'b01: out=in1;
    2'b10: out=in2;
    2'b11: out=in3;
    default: out=2'bx;
endcase

casez(select)
    4'b???1: out = a;
    4'b??1?: out = b;
    4'b?1??: out = c;
    4'b1???: out = d;
endcase
6. initial内
    (1)赋值只能用 =
    (2)操作变量只能是 reg 型
    (3)不能使用always块
7. always内
    (1)时钟敏感用 <=和 = ; 电平敏感只能用 =
    (2)操作变量只能是 reg 型
8. assign 连续赋值
    (1)只能用于电平敏感 =
    (2)操作变量只能是 wire 型
9. `timescale 10ns/1ns   刻度/精度
10. 用begin-end 串行时序；用fork-join 并行时序
11. output端口赋值：
    (1)定义了同名reg变量，用always语句赋值
    (2)没有定义了同名reg，用assign语句赋值
12.任务：必须在module内部定义，可带时序控制(如，延时#、always语句)
    task my_and;             //任务定义，注意无端口列表
        input[3:0] a,b;     //a,b,out 名称的作用域范围为task 任务内部
        output[4:0] out;
        integer i;
        begin
            for(i=3;i>=0;i=i-1)
                out[i]=a[i]&b[i]; //按位与
        end
    endtask
    my_and(a,b,c);
    /* 调用任务my_and，需注意端口列表的顺序应与任务定义中的一致，这里的a,b,c
    分别对应任务定义中的a,b,out */
    
13.函数function: 必须在module内部定义，不能带时序控制(如，延时#、always语句)
                 仅用作自定义运算符号，隐含同名的输出reg
    function[7:0] get0;
        input[7:0] x;
        ...
        ...
    endfunction
14.$random; //每次产生一个随机数
15. 注意1：使用 readmemh 等函数时，必须将文字档放在 simulation/modelsim，否则将会读取不到。
    注意2：$readmemh(“ C:/project/mem.dat”, mem_arry); 必须使用反斜杠。