2018年3月1日
【转载】关于generate用法的总结【Verilog】
摘要： http://www.cnblogs.com/nanoty/archive/2012/11/13/2768933.html Abtract generate语句允许细化时间（Elaboration-time）的选取或者某些语句的重复。这些语句可以包括模块实例引用的语句、连续赋值语句、always语句 阅读全文
posted @ 2018-03-01 13:28 远航路上ing 阅读(1019) 评论(0) 推荐(0) 编辑