摘要：
参考：http://www.cnblogs.com/poiu-elab/archive/2012/11/02/2751323.html 与 verilog数字系统设计基础 一般来说，使用最多的是CASE语句，casez和casex基本上很少使用，不过因为它们的功能强大，不能不学会它的使用。 一般性... 阅读全文
摘要：
有一个灰常郁闷的问题。。。module CLK_Generater( input CLOCK_100, input RST_n, input Key, output reg [3:0] CLK_DivChoose, );reg [19:0] count; //Delay_10msreg CLK_10... 阅读全文