Quartus 软件的使用之PLL的使用

练习使用Altera FPGA 内的 PLL IP核：

 思路：将clk_50M倍频到clk_100M，然后观察100M时钟。

1、生成PLL的核例化文件，然后调用。

 

点击NEXT之后，等一会会跳出如下界面：

单击Finish 就完成了设置。

添加文件到该工程。有对话框就点Yes.

   完成之后，可以看到下图：

然后：

打开PLL文件，看起端口。

。新建verilog 文件，输入程序：

程序代码：

//  测试使用PLL，以及内部逻辑分析仪
 module mypll(
              clk,
                  rst_n,
                 
                  test,
                  led,
                  clk_100m
                    );
 
 input     clk;
 input     rst_n;
 
 output    led;
 output    clk_100m;
 output    test;
 //-----------------------
 /* 例化PLL IP 核 */
   MYPpll MYPpll_1(
                    .areset(!rst_n),
                    .inclk0(clk),
                    .c0(clk_100m),
                    .locked()
                    );
 reg      led;
 always @(posedge clk or negedge rst_n)
 // always @(posedge clk_100m or negedge rst_n)   /* 用此句。led = 50M，用上句，led = 25M*/
  begin
    if(!rst_n)
       begin
        led <= 0;
       end
    else 
       led <= ~led;
   end 
 
//------------------
assign test = clk;  
 endmodule 

 

实验结果用LED看不到效果，用示波器测量，led 和 clk_100m时钟正常。