【BUG记录】Xilinx复数乘法器、乘法器IP核，在modelsim仿真时，出现一个时钟内先算错，再算对的情况
摘要：
问题描述 在vivado中使用复数乘法器IP核时，使用modelsim仿真看计算结果，发现了如下的情况： 图中，clk是IP核的工作时钟，result是乘法的计算结果，×代表计算结果不对，√表示计算结果正确，valid是IP核产生的输出结果有效信号（高有效）。 在一个时钟内，输出的结果先是算不对，然 阅读全文
posted @ 2024-02-27 14:45 壹肆叁贰海里 阅读(6) 评论(0) 推荐(0) 编辑
