FPGA基础笔记2——关于逻辑级数
来源：B站：FPGA奇哥
链接: 02:如何科学的设计FPGA:RTL代码的逻辑级数
逻辑级数和扇出数会影响到时序问题。
逻辑级数：要是组合逻辑电路，一级LUT就是一个逻辑等级。
LUT+LUT+FF = 3
在自保持电路中，时序电路中用寄存器实现，组合逻辑中用锁存器实现，锁存器需要尽量避免，因其时序敏感，容易产生毛刺
TCL控制台输入指令，查询逻辑级数
report_design_analysis -logic_level_distribution -logic_level_dist_paths 5000 -name design_analysis_prePlace
