verilog hdl中generate的使用说明（一）
摘要：
欢迎各位朋友关注“郝旭帅电子设计团队”，本篇主要讨论generate for的使用。 在编写verilog hdl时，经常需要编写多个结构相同但是连接关系不同或参数不同的模块（逻辑）。如果每一个都单独编写，则需要大量的时间以及大量的代码篇幅；有时我们不确定需要的是具体几个模块，只能够使用参数来确定， 阅读全文
posted @ 2024-05-01 16:41 郝旭帅电子设计团队 阅读(30) 评论(0) 推荐(0) 编辑
