[转载]关于generate用法的总结【Verilog】
摘要：
转载自http://www.cnblogs.com/nanoty/archive/2012/11/13/2768933.htmlAbtract generate语句允许细化时间（Elaboration-time）的选取或者某些语句的重复。这些语句可以包括模块实例引用的语句、连续赋值语句、always语句、initial语句和门级实例引用语句等。细化时间是指仿真开始前的一个阶段，此时所有的设计模块已经被链接到一起，并完成层次的引用。Introduction1.generate语法定义genvar，作为generate种的循环变量。generate语句中定义的for语句，必须要有begin，为后续 阅读全文
posted @ 2013-11-27 11:03 逆转骑士 阅读(42364) 评论(0) 推荐(4) 编辑
