DDR3 write leveling

DDR3 由于采取了fly by的结构，导致DQS和CK信号之间在DIMM条上存在一定延迟。
Write leveling就是用来调节DQS，CK在DIMM条上之间的相位关系使之满足tDQSS（注意这里的tDQSS是DDR3颗粒的时序要求）
Wrtie leveling是一个完全自动的过程，只要控制器支持write leveling就可以进行。
CPU不停的发送不同时延的DQS信号，颗粒会通过输入的DQS来采样输入的CK信号，如果采样到的CK信号一直为低，则会将DQ保持为低电平来告知控制器tDQSS相位关系还未满足，如果发现在某个DQS到来时，采样到此时的CK电平发现了迁越（由之前的低跳变为高）,则认为此时DQS和CK已经满足tDQSS同时通过DQ向控制器发送一个高。此时就完成了一个write leveling过程。

最终调节的结果是由控制器来控制DQS的时延。如图：