Verilog中parameter（参数）与define（宏定义）的区别

Verilog中parameter（参数）与define（宏定义）的区别

1. 语句格式

parameter xx=yy; (有分号)

’define xx yy   (无分号)

1. 作用范围

参数是局部的，只在其定义的模块内部起作用，而宏定义对同时编译的多个文件起作用。即使在某一个模块内部指定的宏定义，在编译过程中仍旧对多个文件起作用，直至遇到重新定义为止。

1. 状态机环境下

状态机的定义可以用parameter 定义，但是不推荐使用`define 宏定义的方式，因为'define 宏定义在编译时自动替换整个设计中所定义的宏，而parameter 仅仅定义模块内部的参数，定义的参数不会与模块外的其他状态机混淆。例如一个工程里面有两个module 各包含一个FSM，如果设计时都有IDLE 这一名称的状态，如果使用'define 宏定义就会混淆起来，如果使用parameter 则不会造成任何不良影响。