05 2021 档案

Verilog——FPGA串口的Verilog编码
摘要：FPGA串口的Verilog编码 目标 串口接收数据缓存到FIFO后重新发送回去，内部模块包括： 串口发送模块 串口接收模块 FIFO缓存模块 top模块 串口接收、发送模块的编码极为简单，通过计时器直接指定每一个比特位的操作时间； 代码 串口发送 `timescale 1ns / 1ps modu 阅读全文
posted @ 2021-05-23 15:59 fxz_abc 阅读(1059) 评论(0) 推荐(1) 编辑