摘要： 3. Creating Timing Exceptions 创建好时钟、定义好输入输出延迟后，就可以按照这些约束对设计进行时序分析了。默认的情况下，软件按照1T 原则分析所有需要检查的timing path。在综合、布局布线时，工具也会根据时序约束，尽可能使所有timing path都满足1T的要求... 阅读全文

摘要： 设定输入/输出延迟(input/output delay)。首先看输入延迟。下面图示的系统是我们在做数字电路设计时经常会遇到的。External Device可能是其他的集成电路芯片，也有可能是其他的FPGA，为了与我们所要讨论的FPGA分开，称之为External Device。External ... 阅读全文

摘要： 上面已经把DAC7512控制器中所有的时钟都创建好了。下面我们再额外讨论一下关于时钟属性方面的一些问题和在做时序分析时的处理方法。对于具有单一时钟的系统，设计和时序分析都相对简单。但是现在很多设计都有多个甚至几十个时钟乃至更多的时钟。比如说DAC7512控制器，在设计中用到的时钟实际上是有3个，CL... 阅读全文

摘要： 四、用TimeQuest对DAC7512控制器进行时序分析 在对某个对象下时序约束的时候，首先要能正确识别它，TimeQuest会对设计中各组成部分根据属性进行归类，我们在下时序约束的时候，可以通过命令查找对应类别的某个对象。TimeQuest对设计中各组成部分的归类主要有cells，pins，ne... 阅读全文

摘要： 一、概述 用Altera的话来说，TimeQuest Timing Analyzer是一个功能强大的，ASIC-style的时序分析工具。采用工业标准--SDC(synopsys design contraints)--的约束、分析和报告方法来验证你的设计是否满足时序设计的要求。本文中，将采用一个D... 阅读全文

摘要： modelsim的工程文件为.mpf文件，可以理解为modulesim project file。首先，打开modelsim软件：如图1所示，从菜单项选择new->project之后出现如图所示的对话框，project Name里需要填写项目名称，project Location是新建工程的路径，D... 阅读全文