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file->import→general→existing project into space.在select root directory中选中要打开的文件夹即可. 一般报错是需要修改java build path项,打开菜单project→properties. 阅读全文
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java中类有三个特性: 1.封装性 2.多态性 3.继承性一 .封装性 例如: class Person{ public string name; private int age; public int setage(int age){this.age=age;} public int... 阅读全文
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PLL实际上是一负反馈系统,其作用是使得电路上的时钟和某一外部时钟的相位同步pll锁相环有三部分组成:鉴相器PD、环路滤波器LF和压控振荡器VCO原理:利用外部输入的参考信号控制环路内部振荡信号的频率和相位。PD,的作用是检测输入信号和输出信号的相位差LF,将转换后的电压进行滤波形成控制电压.倍频:... 阅读全文
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1.生产FPGA的厂家有: ALTERA XILINX ATCEL Lattice ps: Altera和Xilinx主要生产一般用途FPGA,其主要产品采用SRAM工艺 Actel主要提供非易失性FPGA,产品主要基于反熔丝工艺和FLASH工艺 ... 阅读全文
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打开XAMPPS 在软件的主界面下的命令行输入mysql -u root -p 提示无权限登陆,改成:mysql -u root -p -h 127.0.0.1根据提示输入密码 可再输入GRANT ALL PRIVILEGES ON *.* TO 'root'@'%' WITH GRANT OPT... 阅读全文
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对于VGA时序来说,有两个同步信号:一个是HSYNC(行同步信号)另一个是VSYNC(场同步信号)。对应的要有两个计数寄存器,用来计数。可以看出两个计数器的作用是用来记录扫描的位置,每一个时钟来临的时候行计数器便加1,当计数器扫到一行末尾便让HSYNC产生一个同步信号,进行下一行的扫描,同时使场计数... 阅读全文
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module bbbb(clock,oo,ii);input clock;output [4:0]oo;output [4:0]ii;reg [4:0]ooo;reg [4:0]iii;always@(posedge clock)begin if(ooo>=16) begin ... 阅读全文
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打开modelsimSE-64 10.1c新建一个project 相应起个工程名 安放的位置等基础操作建一个Verilog文件,即仿真的对象,file>source>verilog。再建一个仿真文件,即***.tb,方法也是建一个verilog空文件,点菜单栏上的source>show langua... 阅读全文