摘要：
时钟抖动会造成FPGA的性能恶化，所以必须想办法降低甚至消除时钟抖动，方法包含以下途径： 1、采用FPGA片内的锁相环（PLL）对输入时钟进行锁相。因为其内部的环路滤波器能够对输如时钟进行滤波，从而改善时钟抖动性能。 2、采用何时的逻辑电平并以查分形式传输时钟。诸如LVDS或LVPECL等查分方式传 阅读全文
摘要：
支持原创，如需转载请注明出处。 由于本人一直使用的是A家的芯片，所以本次针对FIFO的读写操作也仅仅是在调用Quartus ii上的IP核上进行。 针对FIFO有两种使用方式，同步FIFO和异步FIFO，同步的不想多说。以下所有操作均为异步FIFO即DCFIFO。 IP核设置如图（1） 两种时序操作 阅读全文
摘要：
支持原创，如需转载请注明出处。 由于本人一直使用的是A家的芯片，所以本次针对FIFO的读写操作也仅仅是在调用Quartus ii上的IP核上进行。 针对FIFO有两种使用方式，同步FIFO和异步FIFO，同步的不想多说。以下所有操作均为异步FIFO即DCFIFO。 IP核设置如图（1） 两种时序操作 阅读全文