如何降低时钟抖动

时钟抖动会造成FPGA的性能恶化，所以必须想办法降低甚至消除时钟抖动，方法包含以下途径：

1、采用FPGA片内的锁相环（PLL）对输入时钟进行锁相。因为其内部的环路滤波器能够对输如时钟进行滤波，从而改善时钟抖动性能。

2、采用何时的逻辑电平并以查分形式传输时钟。诸如LVDS或LVPECL等查分方式传输信号，能极大的 降低时钟抖动；这种查分通路还能消减信号通路上的工模噪声、干扰和串扰。

3、选用相位噪声特性（时钟抖动小）更好的晶振。

4、谨慎处理印制板时钟信号走线。时钟走线越短越好，以避免寄生，且走线不与其他高速信号相邻甚至交叉。