摘要：
quartus之ram的IP测试 1、基本原理 ram，读取存储器，用于储存数据。基本的原理就是使用时钟驱动时序，利用地址区分位置，使用使能控制写入。输出的结果以写入的位宽输出。 2、实际操作 顶层代码： module ram( input clk, input rst_n, output [7:0 阅读全文
posted @ 2020-07-27 10:21 绿叶落秋风 阅读(1148) 评论(0) 推荐(0) 编辑
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verilog之readmemb 1、基本作用 用于读取存储器的值的系统函数。这里首先要知道什么是存储器。在verilog中，有一些比较大的数据是需要存储的，一般需要使用存储器，语法结构类似二维数组。 reg [7:0] mem[256:1];initial mem[1]=8'hff; 这里的mem 阅读全文
posted @ 2020-07-26 22:51 绿叶落秋风 阅读(2677) 评论(0) 推荐(0) 编辑
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verilog之monitor 1、函数作用 monitor用于追踪变量的变化情况，这在实际使用中还是非常实用的。电路中的某个信号的变化可以通过monitor检测，不需要使用波形图去仔细查找。也便于准确描述某个信号的变化。 2、基本用法 module monitor; reg a_monitor; 阅读全文
posted @ 2020-07-25 22:17 绿叶落秋风 阅读(4305) 评论(0) 推荐(0) 编辑
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verilog之display 1、函数简介 $display是用于显示不同格式的变量的函数，用于测试过程中观察数据数据的特点。该观测不如波形图直观，但是如果可以详细的设置好观测点，有时可以达到事半功倍的效果。 2、实际测试 module display; /* 数据类型简写 %h或%H 以十六进制 阅读全文
posted @ 2020-07-24 23:31 绿叶落秋风 阅读(7769) 评论(0) 推荐(0) 编辑
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fifo的IP核学习与解析 1、fifo的基本原理 fifo，就是缓存器，可以理解为升级版的D触发器。D触发器是在时钟信号的控制下，数据等时间间隔刷新。对于fifo而言，数据也是需要刷新的，不过有一个读取控制信号决定数据是否读取。还有一个区别就是输入是与储存数据脱钩的。有写入控制信号决定是否连接。还 阅读全文
posted @ 2020-07-23 23:35 绿叶落秋风 阅读(494) 评论(0) 推荐(0) 编辑
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verilog之四位全加器 1、简易代码 module adder_4bit ( cout,sum,ina,inb,cin ); output[3:0] sum; output cout; input[3:0] ina,inb; input cin; assign {cout,sum}=ina+in 阅读全文
posted @ 2020-07-22 21:40 绿叶落秋风 阅读(1893) 评论(0) 推荐(0) 编辑
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verilog之时钟信号的编写2 1、时钟信号的特点 时钟信号除了可以根据时序一个个变化列举出来，还可以利用其循环的变化的特点，使用循环执行语句always来实现。这种方法实现的时钟信号可以一直执行且不需要关注每个变化点的延时。 2、基于begin-end块的时钟信号 initial begin c 阅读全文
posted @ 2020-07-16 23:16 绿叶落秋风 阅读(4062) 评论(0) 推荐(0) 编辑
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verilog之简单时钟信号的编写 1、数字时钟信号 在数字电路中，时钟信号是重要的一类信号，一般作为激励源驱动时序电路。掌握时钟信号的编写，对于时序电路的仿真具有重要意义。所有的时序电路都需要设置时钟信号来确认时序。这里先写一个已知时间间隔的简易时钟信号。 2、基于begin-end的编写 ini 阅读全文
posted @ 2020-07-15 20:18 绿叶落秋风 阅读(6096) 评论(0) 推荐(0) 编辑
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modelsim的工程文件结构 1、工程结构 modelsim中的工程包括一个库（这个库可以是空的，也可以包含器件延时信息的真实库），一个工程（以mpf为后缀的文件是工程的快捷打开方式）和若干源文件。一个库是可以包含多个工程，一个工程可以包含多个可执行的verilog（其他语言暂时不考虑）文件。 2 阅读全文
posted @ 2020-07-14 22:41 绿叶落秋风 阅读(1047) 评论(0) 推荐(0) 编辑