摘要：
基于cadence的四位全加器设计及仿真。 1、实验原理 板图，也就是芯片的原理图。通过学习板图的绘制，可以有效地提高对芯片的工作原理的认识。在版图设计中，需要掌握许多的规则，能够按照特定的规范优化，才能完成一个精美的板图。这里只是实验，所以没有那么严格。如果想要深入学习版图设计的话，这里的知识还是 阅读全文
posted @ 2020-05-19 09:32 绿叶落秋风 阅读(875) 评论(0) 推荐(0) 编辑
摘要：
verilog锁存器和触发器 1、基本概念 锁存，就是输入信号变化时，输出不发生变化时，就是触发器或者锁存器。触发器的敏感信号是clk，即触发器是知道被延时了多少。对于锁存器来说，延时是不确定的。一般电平触发容易出现锁存器。电平相对输出的变化时间是不确定的。这也就是锁存器不推荐使用的原因。 2、设计 阅读全文
posted @ 2020-05-18 09:47 绿叶落秋风 阅读(1556) 评论(0) 推荐(0) 编辑
摘要：
always和assign的作用 一、语法定义 assign，连续赋值。always，敏感赋值。连续赋值，就是无条件全等。敏感赋值，就是有条件相等。assign的对象是wire，always的对象是reg。这就是语法约束。 二、功能差异 assign对应电路下连线操作。always对应插入敏感控制连 阅读全文
posted @ 2020-05-18 09:03 绿叶落秋风 阅读(9259) 评论(0) 推荐(0) 编辑
摘要：
verilog语法的基本结构 1、verilog的定义 verilog，一种硬件描述语言，致力于提高数字电路，尤其是大规模数字电路的描述规范。从描述就可以看出，这个语言和C不同，不是高级语言。但是，这个语言也不像汇编。其本身能够完成许多高级语言的功能，比如判断、计算、选择等操作。这就容易让人误以为这 阅读全文
posted @ 2020-05-16 16:26 绿叶落秋风 阅读(1541) 评论(0) 推荐(0) 编辑
摘要：
TF卡读写实验 1、实验原理 开发板上自动带有TF卡外接接口，这里只需调用封装好的IP核即可实现该功能。当然，你还需要一个TF卡（感觉SD卡也可以，反正这两种卡差不多）。实验就是调用一个IP核，不涉及其他的设计，所以比较简单。 2、实验步骤 1）新建工程 file》new》project走一遍就可以 阅读全文
posted @ 2020-05-16 10:19 绿叶落秋风 阅读(1071) 评论(0) 推荐(0) 编辑
摘要：
UG865-Zynq-7000-pkg-pinout 1、Table 一个overview和其他部分的构成一个整体。 2、overview This section describes the pinouts for the Zynq®-7000 All Programmable (AP) SoC 阅读全文
posted @ 2020-05-16 07:53 绿叶落秋风 阅读(462) 评论(0) 推荐(0) 编辑
摘要：
纳电子 一、教材目录 1、纳米尺度电子 2、基本粒子 3、自由和束缚电子 4、量子力学 5、能带论 6、单电子和少电子器件 7、库伦阻塞和单电子三极管 8、粒子统计和态密度 9、半导体量子线和量子点 10、纳米线、弹道输运和自旋输运 二、学习内容 这里是选取一些简单的内容作为学习对象。公式推导就不用 阅读全文
posted @ 2020-05-15 10:29 绿叶落秋风 阅读(727) 评论(0) 推荐(0) 编辑
摘要：
阅读ug821-zynq-7000-swdev记录 1、略看目录Table 依旧采用总说加解释的模式，这种方式易于查找，是可靠的框架。目录词条依次为： Introduction Software Application Development Flows Boot and Configuration 阅读全文
posted @ 2020-05-15 06:49 绿叶落秋风 阅读(302) 评论(0) 推荐(0) 编辑
摘要：
由C语言到嵌入式C语言设计 1、C语言的特性 C语言，最为基本的高级编程语言，已经有许多其他的延伸。而在嵌入式设计中，主要的拓展内容就是相关的硬件设备的驱动。这部分的设计为其提供了更加灵活的应用环境。个人理解，嵌入式C的开发就是从电脑上的C转移到电路上的C。其最主要的设计思路就是寄存器配置。通过寄存 阅读全文
posted @ 2020-05-14 20:38 绿叶落秋风 阅读(463) 评论(0) 推荐(0) 编辑