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2020年6月19日

摘要: 基于proteus的数字电路设计 1、实验原理 proteus的数字电路仿真能力还是比较强大的。这里总结一下proteus的几个基本操作以备后用。大致包括74hc系列的使用、常用调试设备、仿真开关、器件属性设置、总线的使用、单片机的导入等内容。 2、实验操作 (1)74HC系列的使用 如果只是想做一 阅读全文

posted @ 2020-06-19 22:36 绿叶落秋风 阅读(1618) 评论(0) 推荐(0) 编辑

2020年6月18日

摘要: AXI4自定义FPGA外设理论基础 1、理论目的 在前面的基于AXI4的自定义GPIO的实验中,大概地了解了AXI4的工作模式,即以寄存器为缓冲,实现操作和传输。那个实验只是将自定义的FPGA连接到现成的IP核上,形成一个简单的AXI4核。内容相对简单,也没有过多的探究每个模块的具体作用,只是将引出 阅读全文

posted @ 2020-06-18 23:03 绿叶落秋风 阅读(357) 评论(0) 推荐(0) 编辑

2020年6月17日

摘要: FPGA原语之一位全加器 1、实验原理 一位全加器,三个输入,两个输出。进位输出Cout=AB+BC+CA,本位输出S=A异或B异或C。实验中采用三个与门、一个三输入或门(另外一个是两个或门,功能一致)、一个三输入异或门实现该简单功能。 2、实验操作 实验设计还是比较简单的,直接看代码即可: mod 阅读全文

posted @ 2020-06-17 23:49 绿叶落秋风 阅读(1100) 评论(0) 推荐(0) 编辑

2020年6月16日

摘要: FPGA原语初步实验 1、实验原理 将FPGA的原语基本语法加入到实际的工程中,可以通过实验具体得到相应的数字电路。这里先从与、或、非门开始,准备将数字电路的设计思路引入verilog细节设计。 2、实验操作 and(led[0],key_code[0],key_code[1]);//and log 阅读全文

posted @ 2020-06-16 03:30 绿叶落秋风 阅读(277) 评论(0) 推荐(0) 编辑

2020年6月15日

摘要: PS的流水灯设计分析 1、实验原理 PS设计流水灯就是采用ARM的硬核实现流水灯设计。ARM内核采用的就是一个可以执行软件程序的平台。这里采用C语言设计。基于前面构建的GPIO外设的硬件平台,这里实现基本的流水的操作。 2、实验操作 (1)软件部分 这里采用简单的C代码实验,就使用delay和XGp 阅读全文

posted @ 2020-06-15 21:13 绿叶落秋风 阅读(478) 评论(0) 推荐(0) 编辑

摘要: Vivado2019的约束文件 1、 约束文件 vivado的约束文件是以xdc为后缀的。该文件具有时序约束和管脚约束的作用。该文件可以自己创建,也可以通过内置工具创建。 2、基本操作 (1)使用内部工具创建 在RTL ANALYSIS》open Elaborated Design中可以进入xdc的 阅读全文

posted @ 2020-06-15 00:00 绿叶落秋风 阅读(3778) 评论(0) 推荐(0) 编辑

2020年6月12日

摘要: PS-AXI-GPIO-流水灯设计 1、实验目的 在了解了AXI协议的基本内容后,通过已经设计好的AXI的IP核来了解实际设计中AXI的工作原理和设计原理是必要的。这个实验以前实际上按照教程做过,但是没有过多地注意AXI总线的作用和地位,对于AXI协议还是当作黑盒子处理。但是,如果想要将自己的FPG 阅读全文

posted @ 2020-06-12 23:55 绿叶落秋风 阅读(700) 评论(0) 推荐(0) 编辑

2020年6月11日

摘要: 立创EDA的使用 1、实验原理 最近在使用立创EDA来做电路作业,这里记录一下立创EDA的基本操作,以后小型的电路设计可以在其主页完成。立创EDA是一个可以线上完成电路设计仿真以及布线的免费设计工具,具有简单、便捷的特点。本人使用时感觉基本的操作还是符合设计电路时的习惯的,和multisim、pro 阅读全文

posted @ 2020-06-11 23:06 绿叶落秋风 阅读(1761) 评论(0) 推荐(0) 编辑

2020年6月10日

摘要: multisim的操作回顾 1、写在前面 multisim的仿真功能还是强大的,能够有效地实现对电路功能的验证。但是,不能全局搜索器件是个大问题。对于不熟悉器件的基本分类的人来说,一排的分类足以浪费大量的时间。这里主要针对multisim的元件分类的基本理解,用于提高寻找指定器件的能力。 2、实验操 阅读全文

posted @ 2020-06-10 23:30 绿叶落秋风 阅读(713) 评论(0) 推荐(0) 编辑

2020年6月9日

摘要: verilog的文件流和项目流 1、写在前面 在学习FPGA时,一般都是从项目流入手的。从一个集成的开发环境创建一个工程。通过一个个组件的编写和设置来实现某个项目。这样的操作固然简单,对于设计者来说只需要关注需要修改的部分,而无需知道每个项目文件所对应的作用。这可以用于快速入门,但是不利于长期的结构 阅读全文

posted @ 2020-06-09 22:10 绿叶落秋风 阅读(335) 评论(0) 推荐(0) 编辑

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