摘要：
verilog之原语设计 1、原语作用 在一般的verilog设计中，一般采用数字逻辑设计，由软件将数字逻辑转化为特定的数字电路。但是，对于某些特殊的领域，有可能需要用户直接自定义数字电路以达到对指定电路的设计。原语就是执行这个功能的。原语也就是门级语言。这个语言之于verilog就像汇编语言之于C 阅读全文
posted @ 2020-06-02 11:59 绿叶落秋风 阅读(5219) 评论(0) 推荐(1) 编辑
生命漫长而又短暂，时间永恒而又瞬变。