绿叶落秋风

摘要： verilog之wire和reg 1、区别 wire为线，reg为寄存器。至少初期这两个名词的意思是这样的。wire在电路设计中指代的就是某个点的逻辑值，而reg则指代某个寄存器输出的逻辑值。这个理解可以覆盖大部分的使用。而不在这一范围内的就是使用always写组合逻辑。这时的reg具备的只有语法意 阅读全文

摘要： 基于cadence的四位全加器设计及仿真。 1、实验原理 板图，也就是芯片的原理图。通过学习板图的绘制，可以有效地提高对芯片的工作原理的认识。在版图设计中，需要掌握许多的规则，能够按照特定的规范优化，才能完成一个精美的板图。这里只是实验，所以没有那么严格。如果想要深入学习版图设计的话，这里的知识还是 阅读全文