05 2020 档案

read IEEE standard for verilog(3)

摘要：read IEEE std for verilog 1、阅读准备 在阅读的第二部分读到了lexical conventions，这次计划读一节。也就是把lexical conventions读完。 2、阅读内容 3.1 Lexical tokens Verilog HDL source text f 阅读全文

posted @ 2020-05-29 08:38 绿叶落秋风 阅读(229) 评论(0) 推荐(0)

modelsim常用操作之波形仿真

摘要：modelsim波形仿真的新手问题 1、实验目的 在刚接触modelsim时，被其繁复的操作流程所困，一度只能依靠在quartus中修改代码编译后再重启modelsim，自动导入才能得到波形。这样的操作最大的问题就是修改代码的成本巨大。每次更新波形的时间在5分钟左右。为此，通过不断地学习，终于将波形 阅读全文

posted @ 2020-05-28 15:43 绿叶落秋风 阅读(8182) 评论(0) 推荐(0)

read IEEE std for verolog(2)

摘要：read IEE standard for verilog (2) 1、阅读前言 前面大致地看完了序言，了解了一下verilog的起源以及基本特性。接下来往下读有相关链接和目录，然后是正文。今天暂时阅读目录，有时间再的话看一下第一章。 2、阅读内容 目录的第一章是总说，余下的是细节。只要阅读第一章， 阅读全文

posted @ 2020-05-28 10:56 绿叶落秋风 阅读(212) 评论(0) 推荐(0)

嵌入式C语言设计学习之C语言回顾

摘要：C的基本语法-回忆 1、C的结构 C语言的结构还是以函数为主体，通过其他资源的添加来实现高级语言逻辑。所有的操作都是基于主函数展开的。以主函数为顺序列表，其他函数作为功能模块，组成一个完整的系统。所以，写C语言就要先构建主函数，确定所需的功能，再利用各种变量的控制关系得到具体的功能。 2、C的语法 阅读全文

posted @ 2020-05-27 22:45 绿叶落秋风 阅读(195) 评论(0) 推荐(0)

ZYNQ7000系列学习之TF卡读写（2）

摘要：ZYNQ读写实验（2） 1、实验原理 在TF卡读写实验1中，已经将每一个步骤都做完了，但是最后得到的结果是错误的。那个时候由于TF没有格式化，显示的是错误信息。在格式化后，再次实验，得到了预期的结果。此外，本人使用的开发板不具备SD卡的读写能力。 在这个基础上，通过在C语言的代码上进行修改，可以完成 阅读全文

posted @ 2020-05-26 16:48 绿叶落秋风 阅读(790) 评论(0) 推荐(0)

数字集成电路设计之CMOS

摘要：数字集成电路设计理论 1、基本的理论结构 现在主流的集成电路器件还是CMOS，所以理论的结构还是基于CMOS。CMOS有N和P两种MOS组合组合在一起。CMOS最简单的器件就是反相器。然后是标准的逻辑门（与门和或门），标准单元是采用w/L=2：1的PMOS和NMOS组成的与非门和或非门。然后，就可以 阅读全文

posted @ 2020-05-26 13:33 绿叶落秋风 阅读(1282) 评论(0) 推荐(0)

read IEEE Standard for verilog(1)

摘要：IEEE Standard for Verilog Hardware Description Language 英语说明阅读，首先看导读、目录、摘要等内容。 摘要： 1 Abstract: The Verilog hardware description language (HDL) is defi 阅读全文

posted @ 2020-05-26 09:49 绿叶落秋风 阅读(682) 评论(0) 推荐(0)

verilog之状态机

摘要：verilog之状态机设计 1、状态机的原理 状态机，就是基于状态变化而设计的硬件模块，是一种常见的设计思路。掌握状态机的使用，是初步建立复杂逻辑设计能力的开始。所谓的状态机，和高级语言程序的流程图十分类似，具有逐步执行，步步递进的特点。由于硬件的特殊性，一般的状态机都是闭环的，要求能够回到初始状态 阅读全文

posted @ 2020-05-25 23:46 绿叶落秋风 阅读(1803) 评论(0) 推荐(0)

quantus18的signaltap逻辑分析仪

摘要：SignalTap的使用 1、SignalTap的作用 SignalTap就是一个IP（对应xilinx的ila），可以将引脚的状态实时显示。这是基于板级的验证，可以有效处理一些仿真难以实现的波形测试。例如inout口的测试，使用仿真就比较困难，很难构建合适的测试工具。使用signaltap可以有效 阅读全文

posted @ 2020-05-24 15:54 绿叶落秋风 阅读(372) 评论(0) 推荐(0)

英语文档之关键词统计

摘要：英语文档之关键词统计 1、操作目的 在阅读英语文档之前，一般需要有一定的英文基础。但是，在很多时候，我们不能知道自己的单词储备是否可以有效地完成阅读。这时，我们需要补充单词。自然而然地可以想到，我们应该补充高频单词用于提高阅读体验。高频，使用直接的统计方法就可以得到高频单词的分布，进而提升阅读体验。 阅读全文

posted @ 2020-05-22 08:48 绿叶落秋风 阅读(452) 评论(0) 推荐(0)

cadence软件画版图操作

摘要：cadence软件操作 1、原理图设计 电路的原理图设计和许多的电路设计软件是类似的，这里大致介绍一下基本的操作。 首先是新建一个cell的原理图： library manager》file》new》cellview》这里设置元件名以及类型。 这里也可以选择其他类型。其中比较重要的就是schemat 阅读全文

posted @ 2020-05-21 19:20 绿叶落秋风 阅读(8016) 评论(0) 推荐(0)

英语文档之vivado界面

摘要：vivado英文界面 一、界面内容 图中就是vivado常用的界面。 二、常用窗口 首先是左侧的project manager：IP INTEGRATOR（IP 集成器），simulation（仿真），RTL analysis（寄存器传输级分析），synthesis（综合），implementati 阅读全文

posted @ 2020-05-20 08:05 绿叶落秋风 阅读(2082) 评论(0) 推荐(0)

verilog之wire和reg

摘要：verilog之wire和reg 1、区别 wire为线，reg为寄存器。至少初期这两个名词的意思是这样的。wire在电路设计中指代的就是某个点的逻辑值，而reg则指代某个寄存器输出的逻辑值。这个理解可以覆盖大部分的使用。而不在这一范围内的就是使用always写组合逻辑。这时的reg具备的只有语法意 阅读全文

posted @ 2020-05-19 17:20 绿叶落秋风 阅读(4044) 评论(0) 推荐(0)

cadence板图设计基本操作

摘要：基于cadence的四位全加器设计及仿真。 1、实验原理 板图，也就是芯片的原理图。通过学习板图的绘制，可以有效地提高对芯片的工作原理的认识。在版图设计中，需要掌握许多的规则，能够按照特定的规范优化，才能完成一个精美的板图。这里只是实验，所以没有那么严格。如果想要深入学习版图设计的话，这里的知识还是 阅读全文

posted @ 2020-05-19 09:32 绿叶落秋风 阅读(967) 评论(0) 推荐(0)

verilog之锁存器和触发器

摘要：verilog锁存器和触发器 1、基本概念 锁存，就是输入信号变化时，输出不发生变化时，就是触发器或者锁存器。触发器的敏感信号是clk，即触发器是知道被延时了多少。对于锁存器来说，延时是不确定的。一般电平触发容易出现锁存器。电平相对输出的变化时间是不确定的。这也就是锁存器不推荐使用的原因。 2、设计 阅读全文

posted @ 2020-05-18 09:47 绿叶落秋风 阅读(1606) 评论(0) 推荐(0)

verilog基本语法之always和assign

摘要：always和assign的作用 一、语法定义 assign，连续赋值。always，敏感赋值。连续赋值，就是无条件全等。敏感赋值，就是有条件相等。assign的对象是wire，always的对象是reg。这就是语法约束。 二、功能差异 assign对应电路下连线操作。always对应插入敏感控制连 阅读全文

posted @ 2020-05-18 09:03 绿叶落秋风 阅读(9654) 评论(0) 推荐(0)

verilog之基本结构

摘要：verilog语法的基本结构 1、verilog的定义 verilog，一种硬件描述语言，致力于提高数字电路，尤其是大规模数字电路的描述规范。从描述就可以看出，这个语言和C不同，不是高级语言。但是，这个语言也不像汇编。其本身能够完成许多高级语言的功能，比如判断、计算、选择等操作。这就容易让人误以为这 阅读全文

posted @ 2020-05-16 16:26 绿叶落秋风 阅读(1607) 评论(0) 推荐(0)

ZYNQ7000系列学习之TF卡读写实验

摘要：TF卡读写实验 1、实验原理 开发板上自动带有TF卡外接接口，这里只需调用封装好的IP核即可实现该功能。当然，你还需要一个TF卡（感觉SD卡也可以，反正这两种卡差不多）。实验就是调用一个IP核，不涉及其他的设计，所以比较简单。 2、实验步骤 1）新建工程 file》new》project走一遍就可以 阅读全文

posted @ 2020-05-16 10:19 绿叶落秋风 阅读(1164) 评论(0) 推荐(0)

英语文档阅读学习系列之ZYNQ-7000 All Programmable SOC Packaging and Pinout

摘要：UG865-Zynq-7000-pkg-pinout 1、Table 一个overview和其他部分的构成一个整体。 2、overview This section describes the pinouts for the Zynq®-7000 All Programmable (AP) SoC 阅读全文

posted @ 2020-05-16 07:53 绿叶落秋风 阅读(548) 评论(0) 推荐(0)

物理之纳电子

摘要：纳电子 一、教材目录 1、纳米尺度电子 2、基本粒子 3、自由和束缚电子 4、量子力学 5、能带论 6、单电子和少电子器件 7、库伦阻塞和单电子三极管 8、粒子统计和态密度 9、半导体量子线和量子点 10、纳米线、弹道输运和自旋输运 二、学习内容 这里是选取一些简单的内容作为学习对象。公式推导就不用 阅读全文

posted @ 2020-05-15 10:29 绿叶落秋风 阅读(751) 评论(0) 推荐(0)

英语文档阅读学习系列之Zynq-7000 EPP Software Developers Guide

摘要：阅读ug821-zynq-7000-swdev记录 1、略看目录Table 依旧采用总说加解释的模式，这种方式易于查找，是可靠的框架。目录词条依次为： Introduction Software Application Development Flows Boot and Configuration 阅读全文

posted @ 2020-05-15 06:49 绿叶落秋风 阅读(361) 评论(0) 推荐(0)

嵌入式C语言设计学习

摘要：由C语言到嵌入式C语言设计 1、C语言的特性 C语言，最为基本的高级编程语言，已经有许多其他的延伸。而在嵌入式设计中，主要的拓展内容就是相关的硬件设备的驱动。这部分的设计为其提供了更加灵活的应用环境。个人理解，嵌入式C的开发就是从电脑上的C转移到电路上的C。其最主要的设计思路就是寄存器配置。通过寄存 阅读全文

posted @ 2020-05-14 20:38 绿叶落秋风 阅读(498) 评论(0) 推荐(0)

ZYNQ7000系列学习之自定义模块构成IP

摘要：ZYNQ的自定义IP 1、实验原理 在vivado中可以将自己写的verilog模块封装成IP核，并入bd设计，有效地提高了PS到PL的设计内联能力。同时，这部分的学习可以将verilog的基础知识转移到嵌入式设计中。所以，这是一个基本的能力。 2、实验操作 一、创建工程 这一步根据自己的开发板选型 阅读全文

posted @ 2020-05-14 12:21 绿叶落秋风 阅读(1603) 评论(0) 推荐(0)

英语文档阅读之Zynq-7000 All Programmable SoC

摘要：Read "Zynq-7000 All programmable Soc" 1.Table of Contents 首先是目录，可以看到是标准的总分结构。开头介绍了Zynq的各种功能，后面再逐个解释。 2.introduction 这里是总的陈述，一般工程类的说明会有一个关系图用于说明总的的原理，例 阅读全文

posted @ 2020-05-14 06:40 绿叶落秋风 阅读(616) 评论(0) 推荐(0)

verilog语法基础学习系列

摘要：verilog语法 1、学习目标 verilog语法是数字电路的基础。好像大部分的数字电路工程师都需要在面试时回答相关问题，一些甚至需要对该块的知识进行机考。所以，这部分的知识需要明确的概念和结合数字电路的不断明确。这是一个比较重要的内容，必须对常见的语法具有相当详细的掌握。 2、学习要求 掌握所有 阅读全文

posted @ 2020-05-13 19:17 绿叶落秋风 阅读(404) 评论(0) 推荐(0)

基于quartus的FPGA学习系列

摘要：基于quartus学习 1、学习目标 quartus是altera的FPGA设计软件，用起来的感觉要比xilinx快。这里可以使用其完成各种基本的设计（就是不使用非必须IP核），一些基础的实验都可以在这个上面完成。目标就是利用一块开发板，完成verilog语法部分的验证（这是另外一部分的学习，有时候 阅读全文

posted @ 2020-05-13 19:08 绿叶落秋风 阅读(832) 评论(0) 推荐(0)

matlab学习系列

摘要：matlab系列学习 1、学习缘由 本来已经学习过这个软件，了解了包括电路仿真在内的诸多功能，能够比较熟练地编写m文件和函数。 但是，在最近的依次练习中发现之前的许多操作都忘记了。有一些基本的语法都不大清楚。想要寻找相应的资料有找不到了，又不想一个一个问题去查找，比较浪费时间，索幸做成博客方便以后的 阅读全文

posted @ 2020-05-13 18:59 绿叶落秋风 阅读(199) 评论(0) 推荐(0)

英语文档阅读学习系列

摘要：英语文档阅读系列学习 1、学习目的 在许多的硬件相关的职位要求中都会有英语阅读的需求。作为一个英语勉强过四六级的学生，在实际的学习中发现英语远远不够用。不想从基础一步步地学习英语，又想不被英语约束，只好直接接触一些英语文档用于提高英文文档的利用率。这个过程应该比背单词要可行的多。希望这种类型的学习不 阅读全文

posted @ 2020-05-13 18:47 绿叶落秋风 阅读(209) 评论(0) 推荐(0)

Linux实现远程登录基本操作

摘要：Linux配置远程登录 1、实验目的 通过配置redhat的静态IPV4，通过xshell登录，实现远程指令控制。在实践过程中，了解linux的基本结构和操作，能够初步地使用linux的常用软件。目的还是比较容易实现的。 2、实验原理 实验需要在虚拟机平台上进行，所以要提前安装好VMware。安装好 阅读全文

posted @ 2020-05-13 10:16 绿叶落秋风 阅读(2228) 评论(0) 推荐(0)

ZYNQ系列学习GPIO实验

摘要：GPIO实验 一、实验原理 调用GPIO实现PS对引脚的控制 二、实验步骤 1、建立工程 这部分是ivado的操作内容，这里不做过多说明。 2、添加ZYNQ处理器IP 在左侧菜单栏中双击Create Block Design（bd为文件），在跳出的Diagram界面添加IP核processing_s 阅读全文

posted @ 2020-05-12 15:48 绿叶落秋风 阅读(1693) 评论(0) 推荐(0)

modelsim常用操作

摘要：modelsim常用操作 1、库的定义（library） modelsim是比较常用的仿真软件，主要用于数字电路的仿真，可以实现高效的前后仿真。仿真，就需要几个关键的元素：激励、设计模块、设计模块的约束平台。激励，就是电路的输入。设计模块就是设计好的电路。约束，就是电路实现的实际过程中所需的要求。（ 阅读全文

posted @ 2020-05-12 10:25 绿叶落秋风 阅读(2474) 评论(0) 推荐(0)

ZYNQ学习系列之GPIO

摘要：ZYNQ学习系列之GPIO 一、GPIO含义 general purpose IO ，通用目标的IO。所谓通用，就是采用常用的电压标准和电流标准的控制器IO接口，可以初步理解为开发板上的IO口。这种接口是基本的接口，可以用于转化为其他种类的接口。 二、GPIO原理 ZYNQ7000中的IO共有5种板 阅读全文

posted @ 2020-05-09 21:10 绿叶落秋风 阅读(1120) 评论(0) 推荐(0)

ZYNQ7000系列学习

摘要：一、ZYNQ7000简介 ZYNQ7000是xilinx推出的具有ARM内核的FPGA芯片，可用于常见SOC开发。基于此，通过学习ZYNQ7000的各种设置和开发，可以有效地提高对FPGA在SOC上的应用特点，为进一步使用FPGA实现相应的项目提供了基础。 阅读全文

posted @ 2020-05-07 10:11 绿叶落秋风 阅读(901) 评论(0) 推荐(0)

新的开始

摘要：新的开始 在学习的道路上，养成记录、思考、整理、突破的习惯是重要的。利用博客来记录学习，可以方便地在以后的时间内回顾查看，也可以在学习中得到具体的思考。通过整理博客，可以突破以前自己所不能达到的高度。 写好一篇博客，需要对整个知识有具体的认识，对每一个细节有详细的把握，需要对每一类问题有准确的思考。 阅读全文

posted @ 2020-05-07 00:32 绿叶落秋风 阅读(178) 评论(1) 推荐(0)