FPGA中的速度优化

FPGA中的速度优化

一、逻辑设计中的速度概念

逻辑设计速度相关的概念有三个：设计吞吐量、设计延时和设计时序。速度优化策略而言，吞吐量需要提高，延时应该降低，时序应该收敛（时序余量slave越大，收敛越强，移植性越好）。吞吐量提高的方法一般是采用大的并行设计，延时降低的方法则是采用缓存结构或者并行结构，时序收敛则需要综合考虑。

二、时序收敛的早期考虑

问题发现的越早，解决的成本越低。时序收敛考虑地越早，后面可能的问题就会越少。

先看一下标准FPGA设计流程：

（1）制定设计指导文件

（2）设计功能代码

（3）进行功能仿真

（4）编译设计

（5）时序分析

（6）时序调整直至时序收敛

在设计之初，大部分考虑都集中在如何实现功能上，而容易忽略时序问题。在制定指导文件时，应该建立时序收敛的概念，最好能提前对某些信号转换区给出时序约束图，通过设计提前消除隐患。

三、时序收敛的设计考虑

设计中，也就是得到时序分析报告后所需要的措施。时序分析报告会给出最大时钟频率的报告，这个参数直接决定了电路的时序收敛等级（频率越高，收敛越好）。整个设计中的考虑也是依靠对这个参数的优化来展开的。最大时钟频率相关参数有五个：

Tclk-q：时钟到达启动触发器时钟端，数据到达Q端（也就是触发器输出端）的延时，。

Tlogic：启动触发器和锁存触发器之间的延时

Trouting：布线延时，这个是EDA工具调整时序收敛常改变的参数。

Tsetup：建立时间，数据到达锁存触发器D端，时钟最快到达时间。

Tsekw：时钟偏斜，时钟到达启动触发器和锁存触发器之间的延时。

这五个参数中只有最后一个是正相关，其他都是负相关。所有在某些设计中，会人为制造Tskew来满足高速时序收敛。

四、时序收敛的总体考虑

总体考虑的基本原则：

①提前规划，有备无患②实时对应门级层次③预先计算资源用量，选择合适器件④并行原则，同步原则

具体优化方法则是需要在设计中一一验证。

（1）在关键路径上减少组合逻辑

关键路径，就是时序收敛最差的路径。这里是典型的水桶效应，将别的长木板锯下来补足短板，可以有效提高某些关键短板导致的收敛问题。减少组合逻辑，也就是减少Tlogic。至于如何减少，就根据逻辑表达式增加并行结构了，调整位置有时也可以做到。

（2）适当加入逻辑复制

逻辑复制，就是将一个信号作为多个输入改为若干个复制信号作为多个输入，从而减低扇出。扇出对逻辑延时的影响就好像工人工作时间对工作量的影响，要求工人必须同时开始同时结束，必然导致整体效率下降，增加工作时间的灵活性可以缓解工作压力。当然，逻辑复制也会增加资源消耗。寄存器逻辑复制不能解决内部寄存器的时序，但可以优化寄存器之间的时序。组合逻辑复制同样可以优化这逻辑之间的时序关系。而且，逻辑复制可以在布局布线层次上实现更好地效果，缓解面积紧张。

（3）在组合逻辑中加入寄存器

组合逻辑延时过大，会直接降低最大时钟频率，这时候在组合逻辑中间插入寄存器暂存，可以让数据歇一会，从而缓解时序紧张。也是降低逻辑延时的一种方法。

（4）寄存器平衡优化

常见的平衡优化有操作符平衡，就是使用括号将操作符尽量实现对称来保证硬件结构上的对称，进而减少关键路径的长度。

寄存器平衡，在Altera中被定义为寄存器重定时，通过移动关键路径和相邻路径上的组合逻辑来实现时序性能的提高

（5）并行结构优化

就是尽可能将输入应用起来。

（6）消除优先级

优先级，在if语句中体现尤为明显，对于选择结构，可以不考虑优先级，就可以使用case来编写，消除优先级，进而提高时序收敛性。

五、小结

时序收敛是时序是否符合要求的体现，掌握代码设计时的时序收敛方法是重要的。