05 2017 档案

你会做夹具吗?(一)
摘要:“你们会做测试夹具吗?”听到客户在电话那头说的这句话,小陈愣了一下,不禁想起了发生在不久之前的另一段对话:“你会做层叠吗?”“会”“嗯” ••••••聊天聊到这突然就聊不下去了,这样的问题确实不好回答,到底怎么样才叫是会呢?有一天,小明新接到一个项目,要求是性能优先不计成本,主芯片是1.0mm pi 阅读全文

posted @ 2017-05-26 17:50 edadoc 阅读(539) 评论(0) 推荐(0)

DDR3布线设计要点总结
摘要:DDR3的设计有着严格等长要求,归结起来分为两类(以64位的DDR3为例): 数据 (DQ,DQS,DQM):组内等长,误差控制在20MIL以内,组间不需要考虑等长;地址、控制、时钟信号:地址、控制信号以时钟作参考,误差控制在100MIL以内,Address、Control与CLK归为一组,因为Ad 阅读全文

posted @ 2017-05-19 14:57 edadoc 阅读(7224) 评论(0) 推荐(0)

PCB设计要点-DDR3布局布线技巧及注意事项
摘要:前面高速先生已经讲解过众多的DDR3理论和仿真知识,下面就开始谈谈我们LATOUT攻城狮对DDR3设计那些事情了,那么布局自然是首当其冲了。 阅读全文

posted @ 2017-05-12 17:26 edadoc 阅读(20611) 评论(0) 推荐(0)

走进JEDEC,解读DDR(下)
摘要:上次的问题Vref偏移对DDR会造成什么影响,其中有比较重要的一个点就是会影响setuptime和holdtime,这两个参数和Vref又有什么关系呢,还有JEDEC中讲的derating又是什么东西呢? 阅读全文

posted @ 2017-05-02 17:41 edadoc 阅读(4113) 评论(0) 推荐(0)

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