FPGA学习笔记05-VHDL语法基础-类属语句(GENERIC)

一、概述　

　　类属参量是一种端口界面常数，常以一种说明的形式放在实体或块结构体前的说明部分。

　　类属为所说明的环境提供了一种静态信息通道。

　　类属与常数不同，常数只能从设计实体的内部得到赋值，且不能再改变，而类属的值可以由设计实体外部提供。

　　使用GENERIC 语句易于模块化和通用化。有些模块的逻辑关系是明确的，但是由于半导体工艺、半导体材料的不同，而使器件具有不同的延迟。

　　为了简化设计，对该模块进行通用设计，参数根据不同材料、工艺待定。

　　因此，设计者可以从外面通过类属参量的重新设定而容易地改变一个设计实体或元件地内部电路结构和规模。

二、书写格式

　　GENERIC（常数名 数据类型 := 设定值）;

三、应用实例

1. 定义实体的端口大小；
2. 设计实体的物理特征；传输延迟，上升和下降延迟等；
3. 结构体的总线宽度；
4. 设计实体中底层中同种原件的例化数量；

四、程序与仿真

entity and2 is
generic (rise,fall:TIME);
port(a,b:IN bit;c:OUT bit);
end and2;

architecture generic_example of and2 is
signal internal_signal : BIT;
begin
internal_signal <= a and b;
c <= internal_signal AFTER(rise) when internal_signal = '1' ELSE internal_signal AFTER(fall);
end architecture generic_example;

 激励文件程序：

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;

entity tb_and2 is
end entity;

architecture a of tb_and2 is
    component and2 is
    generic (rise,fall:TIME);
    port(a,b:IN bit;c:OUT bit);
    end component;
    
signal a_t : bit;
signal b_t : bit;
signal c_t : bit;

begin
    a_t <= '0','1' after 10 ns;
    b_t <= '0','1' after 10 ns;
u0: and2
    generic map(5 ns,7 ns)
    port map
    (   a => a_t,
        b => b_t,
        c => c_t
    );
end a;

 仿真：

 

 说明：10ns时，internal_signal已经拉高，但是c要延迟5 ns再拉高，即为参数说明的示例结果。