流程和后端一些技术记录

asic设计DFT的考虑

1） 对于复位，要能够用test_mode_i控制

2）对于初始化不是固定值的寄存器，要用test_mode_i

3）当然这些问题可以通过drc检查出来，但是最好是rtl控制住。

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ASIC设计：

 

 

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1）数字一般称为PR,  模拟（或者说全定制）则称为laytout

2）在功耗分析中，redhawk没有PT准，  好像数量级差了2个级别，原因不知道

  redhawd 用于IREM

 

3） 综合后做一次STA（偏严格）， 然后 插入时钟数， DFT ，然后再PR  ,  做PT，ECO，DRC，  formality， lvs

 

4) STA关注的三类异步电路

4.1）对于DFF 消亚稳态重同步电路，为了提高亚稳态被消除的概率，重同步寄存器之间delay要求25% cycle

4.2）对于DMUX的bus 异步穿越路径（即数据总线通过握手同步），如果设计预留margin在1-2cycles，并且

die面积大而且时钟频率高，STA需要添加异步路径约束skew<1 cycle

4.3）对于one-hot 编码，比如异步fifo的gray码异步穿越路径，多bit之间skew要求在1cycle，考虑到

寄存器ts/thd要求和clock jitter因素，要求 寄存器之间 skew<0.6 cycle

 

亚稳态消除电路，一种说法，大于500MHZ，建议3级DFF