时序约束 input_delay, output_delay
摘要：https://zhuanlan.zhihu.com/p/150534875 https://blog.csdn.net/qq_39507748/article/details/114746186 https://blog.csdn.net/zyn1347806/article/details/10
阅读全文
posted @
2022-10-25 00:14
e_shannon
阅读(1146)
推荐(0) 编辑
zt：vcs makefile 模板
摘要：https://www.cnblogs.com/zhtxwd/archive/2012/03/30/2425180.html SYNOPSYS VCS Makefile文件编写与研究 这个Makefile是synopsys提供的模板，看上去非常好用，你只要按部就班提供实际项目的参数就可以了。我们来看
阅读全文
posted @
2022-05-16 00:07
e_shannon
阅读(599)
推荐(0) 编辑
流程和后端一些技术记录
摘要：asic设计DFT的考虑 1） 对于复位，要能够用test_mode_i控制 2）对于初始化不是固定值的寄存器，要用test_mode_i 3）当然这些问题可以通过drc检查出来，但是最好是rtl控制住。 ASIC设计： 1）数字一般称为PR, 模拟（或者说全定制）则称为laytout 2）在功耗分
阅读全文
posted @
2022-02-23 22:16
e_shannon
阅读(129)
推荐(0) 编辑
后端，标准单元库
摘要：和FPGA设计不同 1）无法换管子 2）由于没有CTS，所以多出新的问题 26)FLOW In regular backend flow with onlyone functional mode SDC, please explain timing closure methodology/issue
阅读全文
posted @
2022-01-25 16:58
e_shannon
阅读(845)
推荐(0) 编辑
