2020年3月8日
[数字芯片]SystemVerilog与Modelsim自动化仿真
摘要： 简单Verilog编写数字电路的各个模块，必须伴随着一testbench文件用作仿真验证。简单的module当然可以使用简单的Verilog编写一个testbench进行简单的仿真，但一旦遇到功能较为复杂时，Verilog语言的灵活性不足C/C++这类语言。SystemVerilog作为一门针对验证 阅读全文
posted @ 2020-03-08 21:49 dzqiu 阅读(3033) 评论(0) 推荐(0) 编辑