摘要: 一、问题 假设存在这样的时钟控制模型: CLK1、CLK2以及系统时钟的频率与相位均不一致,我们希望在clk_sel=1时,输出CLK1,反之输出CLK2,CLK_SEL可以由系统时钟驱动,也可以由组合逻辑驱动。那么在这种情况下就会出现以下的“毛刺”问题: 可以看到,在CLK_SEL的交界处,非常容 阅读全文
posted @ 2024-11-18 13:37 羊的第七章 阅读(236) 评论(0) 推荐(0) 编辑