合集-FPGA开发

摘要:一、时序约束的目的 由于实际信号在FPGA内部期间传输时,由于触发器等逻辑期间并非理想期间,因此不可避免地存在传输延时,这种延迟在高速工作频率、高逻辑级数时会造成后级触发器地建立时间和保持时间不满足,造成时序违例。(这也是为什么需要把FPGA设计不能以高级编程语言思想看的原因,设计时,需要做到“心中 阅读全文
posted @ 2024-10-20 17:38 羊的第七章 阅读(230) 评论(0) 推荐(0) 编辑
摘要:一、起因 最近在开发Lattice的一款低功耗FPGA时,遇到了reg初始化复位问题,经过在网上搜寻相关资料整理如下; 二、FPGA中reg的初始化方式 在定义时初始化,例如: reg r_test = 1'b1; 在复位语句中,对reg进行赋值,例如: reg r_test; always@(po 阅读全文
posted @ 2024-11-08 16:37 羊的第七章 阅读(113) 评论(0) 推荐(2) 编辑
摘要:一、背景 数据的跨时钟域处理是FPGA开发过程中的常见问题,存在两种情况 慢时钟向快时钟同步:只需在快时钟域打两拍即可。其RTL如下: 打拍同步的原理:大家在初学FPGA时,经常听过FPGA中对信号打拍可以有效得避免亚稳态,而且一般要打两拍,其数学本质是如果打一拍发生错误得概率是1/1000,那么打 阅读全文
posted @ 2024-11-16 16:15 羊的第七章 阅读(335) 评论(0) 推荐(1) 编辑
摘要:一、问题 假设存在这样的时钟控制模型: CLK1、CLK2以及系统时钟的频率与相位均不一致,我们希望在clk_sel=1时,输出CLK1,反之输出CLK2,CLK_SEL可以由系统时钟驱动,也可以由组合逻辑驱动。那么在这种情况下就会出现以下的“毛刺”问题: 可以看到,在CLK_SEL的交界处,非常容 阅读全文
posted @ 2024-11-18 13:37 羊的第七章 阅读(335) 评论(0) 推荐(0) 编辑

点击右上角即可分享
微信分享提示