DDR信号线的含义
基本知识
Double Data Rate Synchronous Dynamic Random Access Memory 简称 DDR SDRAM 双倍数据率同步动态随机存取内存
DDR SDRAM 在系统时钟的上升沿和下降沿都可以进行数据传输
DDR芯片的数据总线有 8位 16位 32位，如果是8位芯片则64位的数据总线需要8颗DDR3芯片。
DDR芯片引脚介绍
CK，CK#：差分时钟信号。所有控制和地址输入信号在CK上升沿和CK#下降沿交叉处被采样，输入数据选通（DQS,DQS#）参考CK和CK#的交叉。
CKE:时钟使能。
CS#：片选信号，为输入信号，低电平有效。
RAS#:行地址选通信号。
CAS#:列地址选通信号。
WE#：写使能信号，为输入信号，低电平有效。
BA{0-2}：BANK地址信号，为输入信号。
DQM{0-1}：数据掩码，为输入/输出双向信号，其方向与数据总线方向相同，高电平有效。
ODT：终结电阻用于提高信号的传输性能，类似终端电阻，可以降低干扰，改善信号传输波形。所谓的终结，就是让信号被电路的终端吸收掉，而不会在电路上形成反射，主要由一排终结电阻构成，可有效减少反射/信噪比，ODT就是将电阻移植到了芯片的内部。
ZQ：外接一个240Ω的低公差参考电阻，内接自动校准器，目的是提高数据总线的信号传输质量，从而提高传输速度。
REST：复位，低电平有效。该信号主要提供两方面的功能，其一是可以简化内存芯片上电后的初始化过程，其二是内存系统一旦进入未知或不可控状态后可以直接重启而无须掉电重启。
DQ{0-15}：数据信号，为输入/输出双向信号。
A{0-15}：地址信号为输入信号。
DQS，DQS#：数据选通信号，数据可以通过DQS的上升沿与下降沿传输。在读模式时，DQS由存储器发给CPU，DQS与数据边沿对齐。在写模式时，DQS由CPU发给存储器，DQS与数据中间对齐。
VERF CA / VERF DQ：基准电压等于VDD电压的一半，VERF CA表示命令和地址部分的电路所需的基准电压，VERF DQ表示数据部分的电路所需的基准电压。
VDD：主要给芯片内部地址/控制信号接口及主要控制逻辑电路提供电源。
VDDQ：主要给数据及锁存信号接口及逻辑电路提供电源。
VDLL：主要给内存芯片内部的DLL（延时锁相环电路）提供电源。DLL电路主要用于控制内存芯片数据输出（也就是写操作）时的数据信号和锁存信号的时序。同样，处于信号完整性和抗干扰的考虑，地线引脚也分成几类。
VSS：主要给芯片内部地址/控制信号接口及主要控制逻辑电路提供地回路连接。
VSSQ:主要给数据及锁存信号接口及逻辑电路提供地回路连接。
VSSDL:主要给内存芯片内部的DLL（延时锁相环电路）提供地回路。
关于DDR3/DDR4的那些事
在layout中的注意事项
时序匹配要求：
1. 地址、命令、控制线严格参照“时钟线CLK/CLK#”的长度；
2. DQ<0-7>、数据掩码DM0严格参考“数据选通DQS0/DQS0#”的长度；
3. DQ<8-15>、数据掩码DM1严格参考“数据选通DQS1/DQS1#”的长度；
4. DQ<16-23>、数据掩码DM2严格参考“数据选通DQS2/DQS2#”的长度；
5. DQ<24-31>、数据掩码DM3严格参考“数据选通DQS3/DQS3#”的长度；
6. DQ<0-3>参考“时钟线”的长度，误差可适当放大。
设计注意：
1. 差分线控制特征阻抗100欧姆：差分时钟和DQS差分，严格按照差分信号处理，严格等长，同一对差分之间的误差控制在5mil；
2. 其余信号控制特性阻抗50欧姆；
3. 每11根数据线尽量走在同一层，等长误差控制在100mil：
(DQ0~DQ7，DQM0，DQS0_N，DQS0_P)
(DQ8~DQ15，DQM1，DQS1_N，DQS1_P)
(DQ16~DQ23，DQM2，DQS2_N，DQS2_P)
(DQ24~DQ31，DQM3，DQS3_N，DQS3_P)
4. 差分时钟线和地址、命令信号全部设为一组，误差控制在+/-200mil
内存容量的计算
容量（bit）= Bank数 * 行数 * 列数 *位宽
以容量为1Gbit的EM68C16CWQD为例
位宽16bit
13根地址线，行地址A0-A12，列地址A0-A9
3根Bank控制线
2^3（bank）x 2^13(Row) x 2^10 (Column) x 2^4(16bit) = 2^30 = 1Gbits
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