Verilog 参数化设计
摘要：
为了提高模块的重复利用，关键就在于避免硬编码(hard literal)，使模块参数化。参数化建模的好处是可以使代码清晰，便于后续维护和修改。只需要修改参数，不用修改其他代码就可以适用于不同的环境中。具体的参数化建模方法有 3 种： `define 宏定义 parameter,localparam 模块参数化 `ifdef 等条件编译 使用define,parameter和loc... 阅读全文
posted @ 2016-03-15 23:10 dpc525 阅读(2153) 评论(0) 推荐(0) 编辑
