Design Compiler 综合
摘要：
综合(synthesis) = 转换(translation) + 优化(logic optimization) + 映射(gate mapping)； 转换阶段将HDL语言描述的电路用门级逻辑实现。对于DC使用gtech.db库中的门级单元来实现HDL语言描述的电路，得到初始的未优化的电路。优化与映射时综合工具对初始电路进行分析，去掉冗余单元。并根据约束条件（环境约束和设计约束）对路径进行优化，... 阅读全文
posted @ 2016-01-13 20:46 dpc525 阅读(779) 评论(0) 推荐(1) 编辑
