复位电路设计——利用PLL锁定信号（lock）产生复位信号
摘要：
利用PLL锁定信号（lock）产生复位信号 在FPGA刚上电的时候，系统所需的时钟一般都要经过PLL倍频，在时钟锁定（即稳定输出）以前，整个系统应处于复位状态。因此，我们可以利用PLL的锁定信号来产生复位信号，具体代码实现和testbench如下。 module sys_rst( input sys_clk, input clk_locked, output rst); p... 阅读全文
posted @ 2015-06-09 06:22 dpc525 阅读(3663) 评论(0) 推荐(0) 编辑
