RAM建模和初始化

冯诺依曼提出的存储计算，计算存储，因此，几乎所有的CPU和ASIC都会使用存储器，它们的类型很多，包括异步RAM、同步RAM、ZBT RAM、DDR DRAM、ROM等。由于大部分的异步RAM和SRAM都是晶圆代工厂定制的，一次需要修改成适合于FPGA结构的Verilog等效模型。FPGA的综合工具会将这些模型推译出FPGA芯片特有的嵌入式RAM。RAM的特点是一拍写入，两拍读出。所有RAM的设计都是在速度和容量直接的折中。

RAM的Verilog建模：

方式1：

//////////////////////////////////////////////////////////////////////
////  Generic Single-Port Synchronous RAM                         ////
//////////////////////////////////////////////////////////////////////

module or1200_spram_128x32(
    // Generic synchronous single-port RAM interface
    clk, rst, ce, we, oe, addr, di, doq
);

//
// Default address and data buses width
//
parameter aw = 7;
parameter dw = 32;

//
// Generic synchronous single-port RAM interface
//
input            clk;    // Clock
input            rst;    // Reset
input            ce;    // Chip enable input
input            we;    // Write enable input
input            oe;    // Output enable input
input     [aw-1:0]    addr;    // address bus inputs
input    [dw-1:0]    di;    // input data bus
output    [dw-1:0]    doq;    // output data bus

//
// Generic single-port synchronous RAM model

// Generic RAM's registers and wires
//
reg    [dw-1:0]    mem [(1<<aw)-1:0];    // RAM content
reg    [aw-1:0]    addr_reg;        // RAM address register

//
// Data output drivers
//
assign doq = (oe) ? mem[addr_reg] : {dw{1'b0}};

//
// RAM address register
//
always @(posedge clk or posedge rst)
    if (rst == 1'b1)
        addr_reg <=  {aw{1'b0}};
    else if (ce)
        addr_reg <=  addr;
//
// RAM write
//
always @(posedge clk)
    if (ce && we)
        mem[addr] <=  di;

endmodule

方式2：

 1 module bram_inference(
 2       input clk,
 3       input [15:0] mem_din,
 4       input [9:0] mem_addr,
 5       input mem_we,
 6       output reg [15:0] mem_dout );
 7 
 8 reg [15:0] ram [0:1023];
 9 
10 always (posedge clk)
11 begin
12       if(mem_we)
13            ram[mem_addr] <= mem_din;
14       mem_dout <= ram[mem_addr];
15 end
16 
17 endmodule