摘要：
最近的一个项目上需要把512个数随机采样数据，同时相加，求和。也就是说在一个是周期完成，达到一个时钟出一个求和结果。本来这个用verilog hdl来表达是一个很简单的事：reg[15:0] addt[511:0];//定义一个512个一维数组wire[31:0] sumd;assign sumd=addt[0]+addt[1]+addt[2]+addt[3]+addt[4]+addt[5]+....addt[511];但问题是，如果按上面的方法写，语句太长，写起来太麻烦了。如何简化写法呢？类似象：{8‘h22,8'h22,8'h22,8'h22,8'h22,8 阅读全文
