摘要：
fpga仿真不是实际情况，但是在下载的情况下不能直接只管的从仿真软件中看出数据，这种时候需要用到Vivado有内嵌的逻辑分析仪，叫做ILA 。用这个IP核来进行在线调试1.添加ILA IP核 1.点击IP Catalog，在搜索框中搜索ila2.修改名称为ila（看心情），由于要采样两个信号，Pro 阅读全文
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首先去阿里云官网买一个最便宜的服务器（轻量级服务器即可），然后镜像选择为ubuntu 18.04 之后需要在该服务器上安装python 3.7，这个网上的教程很多，自己搜索 阿里云ubuntu 18.4 python 3.7就好了，然后需要在服务器安装Chrome浏览器和ChromeDriver驱动 阅读全文
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FPGA电平标准的介绍 FPGA电平标准总览 我们在对FPGA项目进行约束的时候，常常看到这样的电平标准，例如LVCOM18，LVCOS25，LVDS，LVDS25等等，其实这些都是一系列的电平标准。如图所示。 针对数字电路而言，数字电路表示电平的只有1和0两个状态，在实际的电路中，需要约定什么样的 阅读全文
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分三个模块介绍GTX收发器的原理首先是时钟篇由该篇可知GTX iP核例程代码详解 - 快乐气氛组阿宇 - 博客园 (cnblogs.com)GTX收发器主要的时钟输入有四个①input wireQ2_CLK1_GTREFCLK_PAD_N_IN,②input wireQ2_CLK1_GTREFCLK 阅读全文
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配置IP核生产的example文件代码如下各个代码模块的功能如下：所以分为三个模块进行介绍gt_frame_gen通过读取FPGA内部的ROM的数据来产生伪随机码gt_frame_gen通过测验相关的数据来观察数据的正确然后是support配置的介绍，主要代码如下图所示时钟端的基本知识介绍以7系列的 阅读全文
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使用GTX之前利用IBERT进行GTX的通信测试。IBERT的基本IP配置如下所示 在开始高速接口前，我们来试试IBERT测试吧！ - 知乎 (zhihu.com)当想将GTX发出的信号通过调制器的时候，发现调制器只有一个SMA接口，而GTX发出的信号是差分信号，也就是两个GTX接口。由于IBERT 阅读全文
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一个复杂电路的完整Verilog HDL模型是由若个Verilog HDL 模块构成的，每一个模块又可以由若干个子模块构成。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计。每个模块的内容都是嵌在module和endmodule两个语句之间 阅读全文
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1.过程语句 Verilog中有两种结构化过程语句：initial和always语句，是行为建模的两种基本语句，所有的行为语句只能出现在这两种结构化过程语句里。每个initial语句和always语句代表一个独立的执行过程（或过程块）。一个模块可以包含多条always语句和多条initial语句。每 阅读全文
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1 概述 本文是用于总结GTX例程的学习成果。主要是从IP的设置,IP核的例程代码构成与引用两方面介绍使用GTX IP核来控制SMA口发送数据的方法。 2 参考文档 《pg168-gtwizard》 《ug476_7Series_Transceivers》 3 GTX的IP设置 本例程使用环境 编译 阅读全文
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1.GTX收发器接口 1)GTX接口的基本简介 Xilinx 7系列FPGA全系所支持的GT（GT，Gigabyte Transceiver，G比特收发器）。通常称呼为Serdes、高速收发器。内嵌在FPGA中，如绿色框框所示。 Xilinx 7系列中，按支持的最高线速排序，GTP<GTX<GTH< 阅读全文