摘要：
一个复杂电路的完整Verilog HDL模型是由若个Verilog HDL 模块构成的，每一个模块又可以由若干个子模块构成。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计。每个模块的内容都是嵌在module和endmodule两个语句之间 阅读全文
摘要：
1.过程语句 Verilog中有两种结构化过程语句：initial和always语句，是行为建模的两种基本语句，所有的行为语句只能出现在这两种结构化过程语句里。每个initial语句和always语句代表一个独立的执行过程（或过程块）。一个模块可以包含多条always语句和多条initial语句。每 阅读全文