07 2021 档案

Xilinx FPGA问题记录
摘要：1、Microblaze中使用AXI接口MIG时，使用MIG的“ui_clk”作为MB及AXI的时钟，否则会报AXI接口时钟不匹配错误。 2、MIG IP核自带的XDC文件中有关于sys_clk的roate约束，set_property CLOCK_DEDICATED_ROUTE BACKBONE  阅读全文
posted @ 2021-07-01 15:42 昊天一怪 阅读(198) 评论(0) 推荐(0) 编辑