随笔分类 - 做点工程
摘要：RTL 设计工程中遇到一种怪象：虽然可用的人手很多，但很难将任务拆分分配下去，导致人力出现紧张。将原因归因于下： RTL 代码可读性差 抛一个仓库让成员从源码中理解难度颇高。往往需要配合辅助的文档以及频繁对接，这极大分散顶层开发架构师的精力； 控制模块耦合性强 组合逻辑比如计算单元易于解耦，控制逻辑
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摘要：符号推理，简单调研一下 符号 vs 模拟 形式验证和 UVM 验证方法（Functional Verification）本质出发点是不同的，一个基于符号逻辑推理，另一个基于模拟器。 比如有组合电路 A 和组合电路 B，要验证他们逻辑功能一致，即真值表一致。 ⚠️以下内容有猜测部分，待调研工具具体实现
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摘要：❗️此坑还没填完，等到后面用到 triton 再补充 既生 CUDA， 何生 triton CUDA 编程昂贵上手门槛促使 triton 的诞生[1]。 语法福利 相比 CUDA C++ like 的设计风格，triton 使用 python。语法回避 C++ 模板编程和指针；环境集成比起 Pyto
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摘要：以 [1] 参考, Chisel 版本 6.0。Chisel 使用 mill 或 sbt 作为项目构建工具，我们这里使用 mill 为例 项目对象 build.sc 里定义了一个代表项目的对象
摘要：强烈推荐 《香山源代码剖析》作为入门 Chisel 的教材 —— 2024 / 10 / 12 一年多前接触 Chisel 望 Scala 晦涩不堪的语法而却步。这一年多 Chisel 经过几次大版本更新，特别是切换后端后[1]生成 HDL 代码可读性提升一大截；更有小道消息最新 VCS 新增支持
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摘要：❗️此坑还没填完 最近 Chisel 改用 CIRCT 的 firtool 作为 FIRRTL 的编译后端，不仅生成 Verilog 可读性上升一大截，速度也快上不少[1]。据说新版本 VCS 也支持 Chisel 了。UC Berkey 技能树点得真是猛 来圣地巡游学习一下著名的 RocketCh
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摘要：❗️此坑还没填完 TODO: GS 组成 point cloud render flow optimize 仓库结构 仓库由 C++/CUDA 和 Python 组成，CUDA 包括 diff-rasterization ，Python 包括 optimize 。CUDA 部分依赖 glm ，只用了
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摘要：硬件决定上限，软件实现上限。即使是顶尖的硬件也需要匹配优秀的软件栈才能发挥最大功效。如今 Machine Learning Compiler 主要有 Apache TVM 和 MLIR(Multi Level IR) 两种范式。让我们来研究一下 TVM 如何支持新的 backend。 Apache
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