[Altera]PLL仿真

EDA Tools：

1、Quartus II 13.1(64-bit)

2、Modelsim SE-64 10.1c

 

Time：

2016.05.05

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经常看到有人在纠结PLL仿真事项，由于自己也从未试过。特作试验。

 

 

一、PLL设置：

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input signals

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　　inclk0：输入时钟，设置27M

　　areset：异步输入，高有效复位

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output signals

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　　c0：输出时钟，设置74.25M，且与输入时钟同相

　　locked：输出锁定，高电平表示输出时钟已经锁住

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二、测试代码如下：

`timescale 1ns/1ps

module tb;

reg inclk0 = 0;
reg areset = 1;

always #18.519 inclk0 = ~inclk0;

initial begin
    #10;
    repeat(20) @(posedge inclk0);
    areset <= 0;
end

wire c0;
wire locked;


pll_74p25m    pll_74p25m_inst
(
    .areset ( areset ),
    .inclk0 ( inclk0 ),
    .c0     ( c0     ),
    .locked ( locked )
);


initial begin
    #10;
    repeat(200) @(posedge inclk0);
    $stop;
end


endmodule

 

三、仿真波形

 

简要分析波形：

1、从复位撤销到时钟锁住输出，仅仅经历4个clock（当然，这只是个参考值，不一定所有都是这个数吧）；

2、只有在输出时钟出来，locked信号才拉高。所以，可以使用它作为系统的复位信号（或源）；

3、同相的参考点是输入时钟的上升沿。

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over！