摘要： 首先这是PL端的DDR4芯片，型号为MT40A256M16GE-075E，256Mx16，即512MB，由于不能上传附件，所以PDF还请大家自行上网搜索下载。 DDR4参数的获取参考了以下两个CSDN的博客。 https://ztzhang.blog.csdn.net/article/details 阅读全文

摘要： 第一种配置方法如下。按最高2666MHz配置，这边输入的参考时钟看个人板卡情况，我这边输入是200MHz。 第二种配置方法如下。按2400MHz配置（需要换芯片型号），这边输入的参考时钟看个人板卡情况，我这边输入是200MHz。 这边是输入时钟设置及输出时钟设置。我这边输入是差分时钟，且不需要再要其 阅读全文

摘要： 模块背景描述: 数据来自于4个1G采样率，分辨率14bit的ADC，由于缓存需要时间，所以利用AXI4-Stream Data FIFO IP核完善数据流的传输过程，由于并非实时传输，有触发信号触发缓存，故fifo深度为4096，只存储4000个数据，数据位宽为64。 该随笔中FIFO深度为32，位 阅读全文

摘要： IP核具体设置如下,数据宽度64bit，深度32，启用了包传输。 打开Example Design 三个IP核和两个AXI读写模块。 clk_wiz_0是mmcm IP核，提供工作时钟，proc_sys_reset_0是系统复位 IP核，提供复位信号，axis_data_fifo是本次的仿真IP 核 阅读全文

摘要： 正点原子P15在PL端的uart电路参考，PS端uart和PL端一致，这里不做重复，uart电路由电脑端进行供电，即uart和主芯片之间除利用uart_tx和uart_rx通信外是独立的。 从上图中可以看到，FPGA芯片的PL_UART1_TX连接到CH340的RXD管脚，FPGA芯片的PL_UAR 阅读全文

摘要： vitis，编辑器字符修改，Windows->preferences->Additional->General->Appearance->Colors and Forts->Basic->Text Font 阅读全文

摘要： FPGA设计_加法器 串行进位加法器与超前进位加法器 https://blog.csdn.net/m0_56222647/article/details/137245924?spm=1001.2014.3001.5502 阅读全文

摘要： CSDN:顺子学不会FPGA,https://blog.csdn.net/m0_56222647?type=blog CSDN:虚怀若水,https://blog.csdn.net/m0_37779673?type=blog (PS：该博主包含很多实战项目，具有极大参考意义) CSDN:FPGADe 阅读全文

摘要： https://blog.csdn.net/m0_56222647/article/details/136970633?spm=1001.2014.3001.5501 阅读全文

摘要： 学习记录——基于Lwip的TCP服务器性能测试(一) 环境如下，Windows10，vivado2020.2 硬件部分设置如下： PS-PL之间的交互时钟，复位已关闭 Generate Output Products，Create HDL Wrapper，Export Hardware之后进入vit 阅读全文