2025年3月10日

天嵌通途xczu15eg学习笔记——PS端与PL端DMA的数据交互过程（附加LWIP协议栈）。
摘要： 本随笔是参考如下等人的分享并在个人理解上学习LWIP协议栈和xczu15eg的记录。 https://blog.csdn.net/little_soldier/article/details/122851442?spm=1001.2101.3001.6650.8&utm_medium=distrib 阅读全文
posted @ 2025-03-10 22:15 sp12138 阅读(6) 评论(0) 推荐(0) 编辑
 
 

2025年3月6日

天嵌通途xczu15eg学习笔记——PS端与PL端DMA的数据交互过程。
摘要： 该随笔参考了正点原子P15开发板 MPSoC-P15之嵌入式VITIS开发指南V1.0第二十一章 AXI DMA 环路测试的教程。 这里贴出网址http://www.openedv.com/docs/boards/fpga/MPSoC_P15.html。 硬件的配置过程这里不再展示，大家板卡情况不同 阅读全文
posted @ 2025-03-06 19:34 sp12138 阅读(13) 评论(0) 推荐(0) 编辑
 
天嵌通途xczu15eg学习笔记——PL端DDR4的MIG IP核配置及测试过程
摘要： 首先这是PL端的DDR4芯片，型号为MT40A256M16GE-075E，256Mx16，即512MB，由于不能上传附件，所以PDF还请大家自行上网搜索下载。 DDR4参数的获取参考了以下两个CSDN的博客。 https://ztzhang.blog.csdn.net/article/details 阅读全文
posted @ 2025-03-06 16:17 sp12138 阅读(8) 评论(0) 推荐(0) 编辑
 
 

2025年2月27日

PL端DDR4的MIG IP核配置及example design分析（个人记录）
摘要： 第一种配置方法如下。按最高2666MHz配置，这边输入的参考时钟看个人板卡情况，我这边输入是200MHz。 第二种配置方法如下。按2400MHz配置（需要换芯片型号），这边输入的参考时钟看个人板卡情况，我这边输入是200MHz。 这边是输入时钟设置及输出时钟设置。我这边输入是差分时钟，且不需要再要其 阅读全文
posted @ 2025-02-27 22:22 sp12138 阅读(39) 评论(0) 推荐(0) 编辑
 
 

2025年2月23日

AXI4-Stream Data FIFO(2.0)
摘要： 模块背景描述: 数据来自于4个1G采样率，分辨率14bit的ADC，由于缓存需要时间，所以利用AXI4-Stream Data FIFO IP核完善数据流的传输过程，由于并非实时传输，有触发信号触发缓存，故fifo深度为4096，只存储4000个数据，数据位宽为64。 该随笔中FIFO深度为32，位 阅读全文
posted @ 2025-02-23 22:05 sp12138 阅读(88) 评论(0) 推荐(0) 编辑
 
 

2025年2月22日

AXI4-Stream Data FIFO（2.0）
摘要： IP核具体设置如下,数据宽度64bit，深度32，启用了包传输。 打开Example Design 三个IP核和两个AXI读写模块。 clk_wiz_0是mmcm IP核，提供工作时钟，proc_sys_reset_0是系统复位 IP核，提供复位信号，axis_data_fifo是本次的仿真IP 核 阅读全文
posted @ 2025-02-22 21:00 sp12138 阅读(61) 评论(0) 推荐(0) 编辑
 
 

2025年1月21日

uart串口的低速通信基础知识及模块代码（来自正点原子P15）
摘要： 正点原子P15在PL端的uart电路参考，PS端uart和PL端一致，这里不做重复，uart电路由电脑端进行供电，即uart和主芯片之间除利用uart_tx和uart_rx通信外是独立的。 从上图中可以看到，FPGA芯片的PL_UART1_TX连接到CH340的RXD管脚，FPGA芯片的PL_UAR 阅读全文
posted @ 2025-01-21 23:15 sp12138 阅读(13) 评论(0) 推荐(0) 编辑
 
 

2025年1月8日

部分环境配置指南记录
摘要： vitis，编辑器字符修改，Windows->preferences->Additional->General->Appearance->Colors and Forts->Basic->Text Font 阅读全文
posted @ 2025-01-08 21:33 sp12138 阅读(4) 评论(0) 推荐(0) 编辑
 
 

2025年1月7日

并行与串行结构的最直观显示（转自顺子学不会FPGA）
摘要： FPGA设计_加法器 串行进位加法器与超前进位加法器 https://blog.csdn.net/m0_56222647/article/details/137245924?spm=1001.2014.3001.5502 阅读全文
posted @ 2025-01-07 22:01 sp12138 阅读(2) 评论(0) 推荐(0) 编辑
 
FPGA学习资料链接——持续更新~
摘要： CSDN:顺子学不会FPGA,https://blog.csdn.net/m0_56222647?type=blog CSDN:虚怀若水,https://blog.csdn.net/m0_37779673?type=blog (PS：该博主包含很多实战项目，具有极大参考意义) CSDN:FPGADe 阅读全文
posted @ 2025-01-07 19:52 sp12138 阅读(18) 评论(0) 推荐(0) 编辑
 
 
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