2019年7月18日
sva 基础语法
摘要： 断言assertion被放在verilog设计中，方便在仿真时查看异常情况。当异常出现时，断言会报警。一般在数字电路设计中都要加入断言，断言占整个设计的比例应不少于30%。以下是断言的语法： 1. SVA的插入位置：在一个.v文件中： module ABC (); rtl 代码 SVA断言 endm 阅读全文
posted @ 2019-07-18 16:05 DavidWei0504 阅读(2144) 评论(0) 推荐(0) 编辑