摘要：
modelsim好强呀，我在ISE中在编写时clk不小心把input写成了inout，ISE也没有给我报错；在modelsim中仿真时提示出这个错误了！ 阅读全文
摘要：
一：错误原因，顶层信号声明类别错误 错误前 更改后 二：综合时警告 更改前： 错误原因：调用子模块时 输出端口只能用wire类型变量进行映射 这是verilog语法规定的 tx_done在uart_tx模块中初始化时的赋值是０，send_en需要在初始化后置为１。而我这样写，初始化后send_en仍 阅读全文