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一：错误原因，顶层信号声明类别错误 错误前 更改后 二：综合时警告 更改前： 错误原因：调用子模块时 输出端口只能用wire类型变量进行映射 这是verilog语法规定的 tx_done在uart_tx模块中初始化时的赋值是０，send_en需要在初始化后置为１。而我这样写，初始化后send_en仍 阅读全文
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在学习32中的滴答定时器的时候，我进入底层去分析代码，然后就遇到了拦路虎。我遇到了这样的代码 1 //core_cms.h中的宏定义 2 #define SCS_BASE (0xE000E000) 3 #define SysTick_BASE (SCS_BASE + 0x0010) 4 #defin 阅读全文
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在简单双端口ram中最简单有9个端口：分别是 clka 为输入端口的时钟 wea 读写控制端，高为写，低为读 addra 写地址 dina 待写入的数据 clkb 为输出端口的时钟的 addrb 读地址 doutb 读出的数据 在ip核中还可以加入ena/enb端口，这两个端口的作用是控制相应写入和 阅读全文
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在给标志信号命名时，标志位命名为....＿ｓｉｇ表示,，比如shift_done_sig 表示。。。的标志位在程序中怎么写输出标志位 两种方法： 1.先不带标志位仿真，判断输入到输出需要几个时钟 然后如果立刻输出的话那就只能延长输出时间去空出一段时间给标志位电平变化的时间，通过寄存器在时序模块中不断 阅读全文
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学习这么长时间的各类编程类软件，比如labview,AD,ise等等，学好一门语言最好的方法是去看帮助里面的内容。 阅读全文
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在写滤波程序的时候在网上看了好几篇大佬的笔记，都有提到使用3*3窗口，由于小白一个，看到复杂的理论就惧怕的不行。但是现在不得不上，自己调用移位寄存器ip核然后做了个3*3窗口出来，自己动手作出来忽然感觉到也不难嘛。 先贴一张ip核模块的接口参数图 生成3*3窗口需要两个寄存器，参数设置为数据宽度8， 阅读全文
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今天看了一个大佬发了一个上位机图片便向大佬问道 ”上位机是用什么软件做的“大佬抛下一句qt ，在业界内很通用，windows和linux通吃，便让我萌生了一个想法，去学qt。虽说上位机时常听到，但是自己却没有做过，只是知道labview和labwindows可以做，labview图像语言确实挺好做的 阅读全文
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matlab这种软件功能很强大，但是都不是常常会用到，尤其是像在学生中。每次用的时候总会把一些基本的函数忘记，还的去网上查。我之前在使用的时候也总结过，可惜在一次数据丢失中全没了(︶︹︺)。 从现在开始就总结在这里了。 1.矩阵的声明格式 A = [12 23 23;12 45 67;] 运行结果： 阅读全文
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1.在always块语句中一定要注意if-else if-else if-else的判断条件的顺序。 2.同一个寄存器信号只能在同一个always or initial 块中进行赋值。 3.在控制一个关键使能信号时可以声明多个寄存器信号共同去控制这个使能信号。 阅读全文
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这几天一直在写verilog的代码，但是每次在仿真的时候波形都不对，计数器后面的东西就是出不来；这个问题一直困扰了我两天左右，一开始我以为我计数器代码写错了，专门去建个工程去写计数器，去仿真。。。。由于我没有系统的去学习课程，只是看了看视频就自己上手了，导致有些很低级很低级的错误出现在我身上了！！！ 阅读全文
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modelsim好强呀，我在ISE中在编写时clk不小心把input写成了inout，ISE也没有给我报错；在modelsim中仿真时提示出这个错误了！ 阅读全文