2018年6月20日
SystemVerilog for design 笔记(二)
摘要： 转载请标明出处 1. System Verilog文本值和数据类型 1.1. 增强的文本值赋值 相对于verilog，SV在文本值赋值时可以1.无需指定进制 2.赋值可以是逻辑1 用法： reg [63:0] data; data = '0 //fills all bits on the left- 阅读全文
posted @ 2018-06-20 20:00 渝雪柒柒 阅读(1718) 评论(0) 推荐(0) 编辑