2018年6月19日
Systemverilog for design 笔记（一）
摘要： 转载请标明出处 一、 System Verilog 声明的位置 1. 包（packages） Verilog要求局部声明： variables, nets, tasks and functions的声明需要在模块内部的module...endmodule关键词之间 System Verilog 增加 阅读全文
posted @ 2018-06-19 17:11 渝雪柒柒 阅读(2061) 评论(0) 推荐(1) 编辑