2018年4月10日
关于verilog的有符号数与无符号数的转换
摘要： 使用$signed()和$unsigned进行有符号数与无符号数的转换reg [7:0] regA, regB;reg signed [7:0] regS;regA = $unsigned(-4); // regA = 8'b11111100regB = $unsigned(-4'sd4); // 阅读全文
posted @ 2018-04-10 14:17 Carzy_Learner 阅读(9621) 评论(0) 推荐(0) 编辑