关于verilog的有符号数与无符号数的转换 

使用$signed()和$unsigned进行有符号数与无符号数的转换
reg [7:0] regA, regB;
reg signed [7:0] regS;
regA = $unsigned(-4); // regA = 8'b11111100
regB = $unsigned(-4'sd4); // regB = 8'b00001100
regS = $signed (4'b1100); // regS = -4
posted @ 2018-04-10 14:17  Carzy_Learner  阅读(9987)  评论(0)  编辑  收藏  举报